En circuitos digitales síncronos, una entrada de datos debe estabilizarse y mantener su valor durante una ventana de tiempo específica antes de que llegue la transición del reloj. Si la señal cambia durante esta ventana crítica, el biestable podría capturar el estado incorrecto o entrar en una condición metaestable. Los diseñadores equilibran esta restricción de temporización frente a los retrasos de propagación para garantizar una captura de datos fiable a altas velocidades de reloj.
We're violating setup time on the main data bus, so drop the clock frequency down to 100 megahertz and see if it boots.
En español sencillo Estamos violando el setup time en el bus de datos principal, así que baje la frecuencia de reloj a 100 megahercios y compruebe si arranca.
Las violaciones de setup time se suelen solucionar ralentizando el reloj o reduciendo la profundidad lógica entre registros.
Términos relacionados
Clock
Una señal de onda cuadrada continua que sincroniza la temporización de los circuitos digitales.
Clock skew
La diferencia de tiempo entre la llegada de una señal de reloj a diferentes partes de un circuito.
Edge-triggered
Entrada digital que responde únicamente a la transición de una señal de reloj.
Flip-flop
Un circuito lógico biestable que almacena un único bit de datos binarios.
Propagation delay
El tiempo que tarda una señal lógica en viajar a través de una puerta y cambiar su estado de salida.