In synchronen Digitalschaltungen muss sich ein Dateneingang vor dem Eintreffen des Taktübergangs für ein bestimmtes Zeitfenster stabilisieren und seinen Wert halten. Wenn sich das Signal während dieses kritischen Fensters ändert, erfasst das Flipflop möglicherweise den falschen Zustand oder gerät in einen metastabilen Zustand. Entwickler balancieren diese Timing-Einschränkung gegen Laufzeitverzögerungen aus, um eine zuverlässige Datenerfassung bei hohen Taktgeschwindigkeiten zu gewährleisten.
We're violating setup time on the main data bus, so drop the clock frequency down to 100 megahertz and see if it boots.
In klarem Deutsch Wir verletzen die setup-time auf dem Hauptdatenbus, also senken Sie die Taktfrequenz auf 100 Megahertz und sehen Sie, ob das System bootet.
Verletzungen der setup-time werden in der Regel behoben, indem der Takt verlangsamt oder die Logiktiefe zwischen den Registern verringert wird.
Verwandte Begriffe
Clock
Ein kontinuierliches Rechtecksignal, das das Timing digitaler Schaltungen synchronisiert.
Clock skew
Die Zeitdifferenz zwischen dem Eintreffen eines Taktsignals an verschiedenen Teilen einer Schaltung.
Edge-triggered
Ein digitaler Eingang, der nur auf den Übergang eines Taktsignals reagiert.
Flip-flop
Eine bistabile Logikschaltung, die ein einzelnes Bit binärer Daten speichert.
Propagation delay
Die Zeit, die ein Logiksignal benötigt, um ein Gatter zu durchlaufen und seinen Ausgangszustand zu ändern.