Clock skew (Taktversatz) tritt auf, wenn ein einzelnes Timing-Signal länger braucht, um einige Komponenten zu erreichen als andere, meist aufgrund von Unterschieden in den Leiterbahnlängen oder der kapazitiven Belastung auf der Leiterplatte. Wenn der Skew die Setup- oder Hold-Zeit der empfangenden Flipflops überschreitet, führt dies zu Datenkorruption. Entwickler nutzen Taktbäume und abgestimmte Leiterbahnlängen, um dies zu minimieren.
The layout routing is causing massive clock skew between the processor and the RAM.
In klarem Deutsch Das Layout-Routing verursacht massiven Clock skew zwischen dem Prozessor und dem RAM.
Auch bekannt als
- Skew
Verwandte Begriffe
Clock
Ein kontinuierliches Rechtecksignal, das das Timing digitaler Schaltungen synchronisiert.
Setup time
Die erforderliche Dauer, die ein Datensignal stabil bleiben muss, bevor eine Taktflanke auslöst.
Race condition
Ein Logikfehler, bei dem der Ausgang vom unvorhersehbaren Timing zweier oder mehrerer konkurrierender Signale abhängt.
Propagation delay
Die Zeit, die ein Logiksignal benötigt, um ein Gatter zu durchlaufen und seinen Ausgangszustand zu ändern.