Un circuito edge-triggered (disparado por flanco), como un biestable, captura sus datos de entrada exactamente en el momento en que una señal de reloj pasa de bajo a alto o de alto a bajo. Ignora el estado de la entrada durante los periodos estables de nivel alto o bajo del reloj. Sincronizar con esta precisión evita condiciones de carrera en los diseños de lógica síncrona, garantizando que los datos se desplacen a través de una canalización exactamente una etapa por ciclo de reloj.
Make sure that flip-flop is positive edge-triggered so it samples data after the bus settles.
En español sencillo Asegúrese de que ese biestable sea positive edge-triggered para que muestree los datos después de que el bus se estabilice.
Mezclar lógica disparada por flanco positivo y negativo en el mismo dominio de reloj es una forma clásica de reducir a la mitad su margen de tiempo y causar dolores de cabeza en el enrutamiento.
No lo confunda con
- Level-triggered: Los dispositivos edge-triggered responden al momento de la transición, mientras que los dispositivos level-triggered permanecen transparentes mientras la señal de reloj se mantenga en nivel alto o bajo.
Términos relacionados
Flip-flop
Un circuito lógico biestable que almacena un único bit de datos binarios.
Level-triggered
Término que describe un circuito lógico que responde a las entradas mientras la señal de reloj se encuentra en una tensión específica.
Clock
Una señal de onda cuadrada continua que sincroniza la temporización de los circuitos digitales.