El cruce de dominios de reloj ocurre cuando los datos se mueven entre partes de un chip que funcionan a diferentes frecuencias o fases de reloj. Si no se gestiona correctamente con sincronizadores como etapas de doble flip-flop o FIFO asíncronas, provoca metaestabilidad, donde los flip-flops se estabilizan en estados impredecibles y corrompen los datos. La verificación de estos límites es un paso fundamental en el diseño de ASIC y FPGA.
The linting tool flagged a CDC violation where the 100 megahertz bus talks to the PCIe controller.
En español sencillo La herramienta de análisis estático (linting) marcó una infracción de CDC donde el bus de 100 megahercios se comunica con el controlador PCIe.
La falta de un sincronizador de CDC es la causa clásica de que un chip simule perfectamente pero falle de forma aleatoria en el banco de pruebas.
También se escucha como
- clock domain crossing
Términos relacionados
Clock skew
La diferencia de tiempo entre la llegada de una señal de reloj a diferentes partes de un circuito.
Race condition
Un fallo lógico en el que la salida depende de la sincronización impredecible de dos o más señales competidoras.
Flip-flop
Un circuito lógico biestable que almacena un único bit de datos binarios.