Clock Domain Crossing tritt auf, wenn sich Daten zwischen Teilen eines Chips bewegen, die mit unterschiedlichen Taktfrequenzen oder -phasen arbeiten. Wenn dies nicht korrekt mit Synchronisierern wie Dual-Flop-Stufen oder asynchronen FIFOs gehandhabt wird, führt dies zu Metastabilität, bei der Flipflops unvorhersehbare Zustände annehmen und Daten beschädigen. Die Überprüfung dieser Grenzen ist ein wichtiger Schritt beim ASIC- und FPGA-Design.
The linting tool flagged a CDC violation where the 100 megahertz bus talks to the PCIe controller.
In klarem Deutsch Das Linting-Tool hat eine CDC-Verletzung gemeldet, bei der der 100-Megahertz-Bus mit dem PCIe-Controller kommuniziert.
Ein fehlender CDC-Synchronisierer ist die klassische Ursache für einen Chip, der in der Simulation perfekt funktioniert, auf dem Prüfstand aber sporadisch ausfällt.
Auch bekannt als
- clock domain crossing
Verwandte Begriffe
Clock skew
Die Zeitdifferenz zwischen dem Eintreffen eines Taktsignals an verschiedenen Teilen einer Schaltung.
Race condition
Ein Logikfehler, bei dem der Ausgang vom unvorhersehbaren Timing zweier oder mehrerer konkurrierender Signale abhängt.
Flip-flop
Eine bistabile Logikschaltung, die ein einzelnes Bit binärer Daten speichert.