Le clock domain crossing se produit lorsque des données circulent entre des parties d'une puce fonctionnant à des fréquences ou des phases d'horloge différentes. S'il n'est pas géré correctement avec des synchroniseurs comme des étages à double bascule ou des FIFO asynchrones, il provoque de la métastabilité, où les bascules se stabilisent dans des états imprévisibles et corrompent les données. La vérification de ces frontières est une étape majeure dans la conception d'ASIC et de FPGA.
The linting tool flagged a CDC violation where the 100 megahertz bus talks to the PCIe controller.
En français simple L'outil de vérification de règles (linting) a signalé une violation de CDC là où le bus 100 mégahertz communique avec le contrôleur PCIe.
L'absence de synchroniseur de CDC est la cause classique d'une puce qui fonctionne parfaitement en simulation mais échoue de manière aléatoire sur le banc d'essai.
Aussi entendu sous
- clock domain crossing
Termes associés
Clock skew
La différence de temps entre l'arrivée d'un signal d'horloge en différents points d'un circuit.
Race condition
Un défaut logique où la sortie dépend de la synchronisation imprévisible de deux ou plusieurs signaux concurrents.
Flip-flop
Circuit logique bistable qui stocke un seul bit de données binaires.