Ein Synchronisationsfehler in der digitalen Logik, bei dem ein Flipflop oder Register Daten im falschen Moment erfasst. Dies geschieht meist aufgrund von Taktversatz (Clock Skew), Jitter oder Verletzungen der Setup- und Hold-Zeiten. Das Ergebnis sind korrumpierte Daten, die sich durch die Pipeline fortpflanzen, was oft zu unvorhersehbaren Systemabstürzen oder Blockaden der Zustandsmaschine führt.
We're getting a misclock on the data bus because the trace length mismatch is eating into our setup time.
In klarem Deutsch Wir bekommen einen misclock auf dem Datenbus, weil die ungleichen Leiterbahnlängen unsere Setup-Zeit auffressen.
Ein misclock ist notorisch schwer zu debuggen, da er oft wie ein zufälliger Softwarefehler aussieht, aber meistens auf ein Problem mit dem physischen Layout oder auf thermische Drift hindeutet.
Verwandte Begriffe
Clock skew
Die Zeitdifferenz zwischen dem Eintreffen eines Taktsignals an verschiedenen Teilen einer Schaltung.
Race condition
Ein Logikfehler, bei dem der Ausgang vom unvorhersehbaren Timing zweier oder mehrerer konkurrierender Signale abhängt.
Setup time
Die erforderliche Dauer, die ein Datensignal stabil bleiben muss, bevor eine Taktflanke auslöst.
Clock
Ein kontinuierliches Rechtecksignal, das das Timing digitaler Schaltungen synchronisiert.